Cadence Encounter

zonsilver · 发表于 2009-3-4 03:32:57

纯属炫耀贴~~~
刚刚实验自动layout

zonsilver · 发表于 2009-3-4 03:34:28

听说国内layout designer都还用virtuoso绘制大型版图……
唏嘘这种劳动力浪费，其实Cadence有很多自动布局布线工具
貌似小帅帅毕业设计是自动PAR~~~
诸位硬件同仁多多努力吧！！

Julian · 发表于 2009-3-4 21:56:26

纯属路过仰望。。。

qin · 发表于 2009-3-4 22:02:01

纯看不懂。。。

tabele · 发表于 2009-3-4 22:58:39

我还以为是显示器坏了

21g · 发表于 2009-3-10 18:55:47

目前layout有专门部门分工协作,还算轻松

liushengfu01 · 发表于 2009-3-23 09:44:05

请问你这是做的什么东西？实现什么功能的？
楼主高手啊，竟然可以画这么难的版图。。佩服。

zonsilver · 发表于 2009-4-19 02:45:30

7# liushengfu01

是简单的ALU，算法逻辑单元，实现加减乘功能，设计流程比较简单，主要是使用Cadence的一些工具
简单介绍下流程吧：
1，vhdl编写ALU功能模块
2，代码源导入RTL Compiler进行综合产生网表文件（verilog）
3，网表文件（.v）导入SoC Encounter进行布局布线绘制版图
省略数十行操作流程，点鼠标就行。。。
听RX同学说，模拟电路没有标定的器件库，所以要用virtuoso绘版图，数字电路就比较方便了
越来越发现搞技术还有很长的路要走……
最近在纠结VHDL coding……各位也好好努力吧！！

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